Projektavimo automatizavimas su SystemC

Įvadas. SystemC apžvalga. Objektinis projektavimas su SystemC. Modulių apibendrinimas naudojant programavimo šablonus. SystemC modulių modeliavimas. SystemC specifikacijų sintezė naudojant CoCentric paketą. Įvertinimas ir išvados.

Šiuolaikinių skaitmeninės elektronikos sistemų sudėtingumas nuolat auga. Šiuo metu apie 22% projektuojamų aparatūrinės įrangos sistemų yra sudarytos iš daugiau negu 1 milijono loginių ventilių, 1% - iš daugiau negu 10 milijonų. Puslaidininkių technologijų tobulėjimas leidžia kurti sudėtingas Sistemas Viename Kristale (SVK) (System on Chip; SoC), kurios yra sudarytos iš aparatūrinės dalies (procesoriai, atmintys, magistralės) ir programinės dalies (embedded software), t.y. programų saugomų kristalo atmintyje. SVK projektavimas iškėlė sistemų projektuotojams keletą naujų problemų [1]:
(1) Egzistuoja "kalbinė" spraga tarp sistemos modeliavimo ir sistemos realizavimo: sistemos modelis paprastai yra kuriamas C/C++ kalba, bet pačios sistemos yra realizuojamos standartine aparatūros aprašymo kalba (VHDL arba Verilog).
(2) Sistemos modeliavimas: sunku atlikti visišką sudėtingos sistemos modeliavimą dėl didelės sistemą sudarančių komponentų įvairovės ir žemo modeliavimo greičio.
(3) Sudėtingumas: egzistuojantys sistemų projektavimo įrankiai nėra pritaikyti darbui su sistemomis sudarytomis iš daugiau negu 20 milijonų loginių ventilių.
(4) Komponentų integravimas: kaip neskausmingai integruoti daugybę nepriklausomai sukurtų Intelektualiosios Nuosavybės (IN) komponentų į didelė sistemą.
Iš kitos pusės, sparčiai auganti skaitmeninės elektronikos rinka verčia aparatūros projektuotojus pateikti naujus produktus (pvz., mobiliuosius telefonus, automobilių elektronikos sistemas, telekomunikacijos sistemas, buitinę elektroniką) ne rečiau kaip kas 3 mėnesius. Sistemų projektuotojai ieško priemonių, kurios užtikrintų trumpesnį projektavimo laiką ir garantuotų kuriamo produkto kokybę.
Įprastas būdas šioms problemoms spręsti yra abstrakcijos lygmens kėlimas ir projektavimo automatizavimas. Šie tikslai dažniausiai yra pasiekiami kalbų ir tas kalbas palaikančių įrankių pagalba. Šiuolaikinės aparatūros aprašymo kalbos (VHDL, Verilog) netenkina naujų puslaidininkėms elektroninėms sistemoms keliamų reikalavimų:
(1) projektavimas vyksta RTL (Register Transfer Level) arba dar žemesniame lygmenyje;
(2) didelių sistemų modeliavimas ir verifikavimas atskirų bitų lygmenyje yra lėtas ir sudėtingas procesas.
SVK projektavimo problemoms spręsti tyrinėtojai siūlo naudoti Sisteminio Lygmens Projektavimo Kalbas (SLPK). Šių kalbų pranašumai:
(1) galima efektyviai projektuoti ir modeliuoti sistemas aukštame (sisteminiame) lygmenyje;
(2) galima aprašyti sistemas sudarytas iš aparatūrinės ir programinės dalies.
Šiuo metu yra kuriamos keletas naujų SLPK arba jau egzistuojančių kalbų išplėtimų sisteminio lygmens projektavimui ir modeliavimui palaikyti, pvz., Rosetta [2], SDL [3], SpecC [4], SuperLog [5], SystemC [6]. Šiame referate bus nagrinėjamas sistemų projektavimo automatizavimas naudojant SystemC kalbą.
Tolesnė referato struktūra yra tokia. 2 skyriuje apžvelgsime SystemC bruožus, abstrakcijas ir pagrindines galimybes. 3 skyriuje nagrinėsime objektinio projektavimo metodologijos taikymą projektavimo automatizavimui su SystemC kalba. 4 skyriuje apžvelgsime apibendrintų SystemC modelių kūrimą naudojant programavimo šablonus. 5 skyriuje sistemų aptarsime sistemų modeliavimą su SystemC. 6 skyriuje aptarsime SystemC specifikacijų sintezę su Synopsys CoCentric paketu. Referatą baigsime įvertinimu ir išvadomis 7 skyriuje. ...